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EPM3128ATC-10 N integrierte Schaltung Chip With CPLD 128MC 10NS 100TQFP
Produktdetails:
| Herkunftsort: | Vorlage |
| Markenname: | Original |
| Zertifizierung: | Original |
| Modellnummer: | EPM3128ATC-10 N |
Zahlung und Versand AGB:
| Min Bestellmenge: | 1 |
|---|---|
| Preis: | negotiation |
| Verpackung Informationen: | Karton-Kasten |
| Lieferzeit: | 3-4 Werktage |
| Zahlungsbedingungen: | T/T |
| Versorgungsmaterial-Fähigkeit: | 100 |
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Detailinformationen |
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| Verzögerungs-Zeit tpd (1) maximal: | 10 ns | Spannungs-Versorgung - intern: | 3V | 3.6V |
|---|---|---|---|
| Zahl von Schaltelementen/von Blöcken: | 8 | Zahl von Macrocells: | 128 |
| Zahl von Toren: | 2500 | Zahl von Input/Output: | 80 |
| Markieren: | EPM3128ATC-10 N Chip integrierter Schaltung,Chip 100TQFP der integrierten Schaltung |
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Produkt-Beschreibung
EPM3128ATC-10 N integrierte Schaltung Chip With CPLD 128MC 10NS 100TQFP
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IC CPLD 128MC 10NS 100TQFP
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Spezifikationen von EPM3128ATC-10 N
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ART
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BESCHREIBUNG
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Kategorie
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Integrierte Schaltungen (IC)
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CPLDs (komplexe programmierbare Digitalbausteine)
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Mfr
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Intel
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Reihe
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MAX® 3000A
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Paket
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Behälter
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Programmierbare Art
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Im System programmierbar
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Verzögerungs-Zeit tpd (1) maximal
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10 ns
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Spannungs-Versorgung - intern
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3V | 3.6V
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Zahl von Schaltelementen/von Blöcken
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8
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Zahl von Macrocells
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128
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Zahl von Toren
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2500
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Zahl von Input/Output
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80
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Betriebstemperatur
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0°C | 70°C (TA)
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Befestigung der Art
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Oberflächenberg
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Paket/Fall
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100-TQFP
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Lieferanten-Gerät-Paket
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100-TQFP (14x14)
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Niedrige Produkt-Zahl
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EPM3128
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Klima- u. Export-Klassifikationen von EPM3128ATC-10 N
| ATTRIBUT | BESCHREIBUNG |
| Feuchtigkeits-Empfindlichkeits-Niveau (MSL) | 3 (168 Stunden) |
| REICHWEITE Status | ERREICHEN Sie unberührtes |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
Eigenschaften von EPM3128ATC-10 N
■Leistungsstarke, preiswerte EEPROM-ansässige programmierbare Digitalbausteine CMOS (PLDs) errichteten auf einer MAX®-Architektur (sehen Sie Tabelle 1)
■Programmierbarkeit des Insystems 3.3-V (ISP) durch die eingebaute der Test-Aktionsgruppe IEEE Std. 1149,1 gemeinsame Schnittstelle (JTAG) mit moderner Stift-Blockierungsfähigkeit
– ISP-Schaltkreis konform mit IEEE Std. 1532
■Eingebauter Schaltkreis des Grenzescan-Tests (BST) konform mit IEEE Std. 1149.1-1990
■Erhöhte ISP-Eigenschaften:
– Erhöhter ISP-Algorithmus für schneller programmieren
– ISP_Done-Stückchen, zum der kompletten Programmierung sicherzustellen
– Pullup-Widerstand auf Input-/Outputstiften während der Insystemprogrammierung
■PLDs mit hoher Dichte, das von 600 bis 10.000 verwendbare Tore reicht
■4,5 ns-Stift-zustift-Logikverzögerungen mit Gegenfrequenzen von bis 227,3 MHZ
■MultiVoltTM Input-/Outputschnittstelle, dem Gerätkern zum Lauf bei 3,3 V ermöglichend, während Input-/Outputstifte mit logischen Zuständen 5.0-V, 3.3-V und 2.5-V kompatibel sind
■Pin-Zählungen, die von 44 bis 256 in einer Vielzahl des Flachgehäuses des dünnen Viererkabels reichen
(TQFP), Flachgehäuse des Plastikviererkabels (PQFP), Plastikj-führungschip-carrier (PLCC) und Feinlinien-BGATM-Pakete
■Heiße-socketing Unterstützung
■Programmierbare ununterbrochene Verlegungsstruktur der Verbindungsreihe (PIA) für schnelle, vorhersagbare Leistung
■Programmierbarkeit des Insystems 3.3-V (ISP) durch die eingebaute der Test-Aktionsgruppe IEEE Std. 1149,1 gemeinsame Schnittstelle (JTAG) mit moderner Stift-Blockierungsfähigkeit
– ISP-Schaltkreis konform mit IEEE Std. 1532
■Eingebauter Schaltkreis des Grenzescan-Tests (BST) konform mit IEEE Std. 1149.1-1990
■Erhöhte ISP-Eigenschaften:
– Erhöhter ISP-Algorithmus für schneller programmieren
– ISP_Done-Stückchen, zum der kompletten Programmierung sicherzustellen
– Pullup-Widerstand auf Input-/Outputstiften während der Insystemprogrammierung
■PLDs mit hoher Dichte, das von 600 bis 10.000 verwendbare Tore reicht
■4,5 ns-Stift-zustift-Logikverzögerungen mit Gegenfrequenzen von bis 227,3 MHZ
■MultiVoltTM Input-/Outputschnittstelle, dem Gerätkern zum Lauf bei 3,3 V ermöglichend, während Input-/Outputstifte mit logischen Zuständen 5.0-V, 3.3-V und 2.5-V kompatibel sind
■Pin-Zählungen, die von 44 bis 256 in einer Vielzahl des Flachgehäuses des dünnen Viererkabels reichen
(TQFP), Flachgehäuse des Plastikviererkabels (PQFP), Plastikj-führungschip-carrier (PLCC) und Feinlinien-BGATM-Pakete
■Heiße-socketing Unterstützung
■Programmierbare ununterbrochene Verlegungsstruktur der Verbindungsreihe (PIA) für schnelle, vorhersagbare Leistung
■PCI kompatibel
■Bus-freundliche Architektur einschließlich programmierbare Durchlauf-klassige Steuerung
■Offen-Abflussertragwahl
■Programmierbare macrocell Purzelbäume mit einzelnem klarem, eingestellt, Uhr und Uhr ermöglichen Kontrollen
■Programmierbarer Stromsparmodus für eine Leistungsreduzierung von vorbei 50% in jedem macrocell
■Konfigurierbare Expanderproduktausdruckverteilung, bis 32 Produktausdrücke pro macrocell erlaubend
■Programmierbares Sicherheitsstückchen für Schutz von eigenen Entwürfen
■Erhöhte Architektureigenschaften, einschließlich:
– Stift- 6 oder 10 oder Logik-gesteuerterertrag Freigabesignale
– Zwei globale Taktsignale mit optionaler Umstellung
– Erhöhte Verbindungsbetriebsmittel für verbessertes routability
– Durchlauf-klassige Steuerung des programmierbaren Ertrages
■Software-Entwurfsunterstützung und automatischer Platz-undweg bereitgestellt Alteras von den Entwicklungssystemen für Windows-basierte PC und Sun
SPARCstations und HP 9000 Reihe 700/800 Arbeitsplätze
■Zusätzlicher Entwurfseintritt und Simulationsunterstützung stellten von EDIF 2 0 0 und 3 0 0 netlist Dateien, Bibliothek von parameterisierten Modulen (LPM) zur Verfügung,
Verilog HDL, VHDL und andere Schnittstellen zu populären EDA-Werkzeugen von den Fremdherstellern wie Rhythmus, Exemplar-Logik, Mentor
Grafiken, OrCAD, Synopsys, Synplicity und VeriBest
■Programmierungsunterstützung mit der Vorlagenprogrammiereinheit Altera (MPU), MasterBlasterTM-Kommunikationen verkabeln, ByteBlasterMVTM
Downloadkabel der parallelen Schnittstelle, Seriendownloadkabel BitBlasterTM sowie Programmierungs-Hardware von den Fremdherstellern und
irgendeine schaltungsintern Prüfvorrichtung, die Standardtest JamTM und Dateien der Programmiersprache-(STAPL) (.jam) stützt, Byte-Code des Stau-STAPL
Dateien (.jbc) oder Serienvektor-Format-Dateien (.svf)
■Bus-freundliche Architektur einschließlich programmierbare Durchlauf-klassige Steuerung
■Offen-Abflussertragwahl
■Programmierbare macrocell Purzelbäume mit einzelnem klarem, eingestellt, Uhr und Uhr ermöglichen Kontrollen
■Programmierbarer Stromsparmodus für eine Leistungsreduzierung von vorbei 50% in jedem macrocell
■Konfigurierbare Expanderproduktausdruckverteilung, bis 32 Produktausdrücke pro macrocell erlaubend
■Programmierbares Sicherheitsstückchen für Schutz von eigenen Entwürfen
■Erhöhte Architektureigenschaften, einschließlich:
– Stift- 6 oder 10 oder Logik-gesteuerterertrag Freigabesignale
– Zwei globale Taktsignale mit optionaler Umstellung
– Erhöhte Verbindungsbetriebsmittel für verbessertes routability
– Durchlauf-klassige Steuerung des programmierbaren Ertrages
■Software-Entwurfsunterstützung und automatischer Platz-undweg bereitgestellt Alteras von den Entwicklungssystemen für Windows-basierte PC und Sun
SPARCstations und HP 9000 Reihe 700/800 Arbeitsplätze
■Zusätzlicher Entwurfseintritt und Simulationsunterstützung stellten von EDIF 2 0 0 und 3 0 0 netlist Dateien, Bibliothek von parameterisierten Modulen (LPM) zur Verfügung,
Verilog HDL, VHDL und andere Schnittstellen zu populären EDA-Werkzeugen von den Fremdherstellern wie Rhythmus, Exemplar-Logik, Mentor
Grafiken, OrCAD, Synopsys, Synplicity und VeriBest
■Programmierungsunterstützung mit der Vorlagenprogrammiereinheit Altera (MPU), MasterBlasterTM-Kommunikationen verkabeln, ByteBlasterMVTM
Downloadkabel der parallelen Schnittstelle, Seriendownloadkabel BitBlasterTM sowie Programmierungs-Hardware von den Fremdherstellern und
irgendeine schaltungsintern Prüfvorrichtung, die Standardtest JamTM und Dateien der Programmiersprache-(STAPL) (.jam) stützt, Byte-Code des Stau-STAPL
Dateien (.jbc) oder Serienvektor-Format-Dateien (.svf)
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